他山之石——面经学习
- 你对数字后端怎么看，为什么要投数字前端？
答：数字后端的任务是通过物理设计把芯片从模型落实到可以实际运行的状态，并且满足PPA的要求。相比前端设计来说，数字后端需要解决更多琐碎的问题，是生成GDSII交付厂家的最后一道关，是芯片生产当中最重要的一环。需要相当的耐心和责任心。
我选择数字前端的原因之一是其门槛相对数字后端低，适合入行。原因之二跟其他专业有结合点，有趣。
2. Tsu Thold概念，指出其位置
答：概念略。
器件的延时是由电流对晶体管的冲放电引起的。
补充，是否可以是负值？不可能。因为电流的流向是固定的。
setup优化方法如下。
1）优化组合逻辑，减少走线延迟和传播延迟，让到达慢的信号尽量靠近后级再参与逻辑，减小关键路径的长度；提高前一级的驱动能力（手动复制寄存器），也有助于（或者是干脆打断，多插入一拍）
2）优化器件，减少tcq。一种工艺层面的方法是，采用LVT器件。低电压阈值的器件具有比较好的转换时间，从而容易满足tsu和th。
标准元件库和mos管的关系？
3）调整时钟网络，在capture path上增加延时，不推荐
hold优化方法如下。
1）增加组合逻辑延时，即插入buffer（一般是反向）
2）增加lanuch路径上的延时
3）同样是工艺方面的技巧。
3. 消除毛刺的方法
1）在设计层面，让生成组合逻辑的输入中成为瓶颈的最慢信号，调整为选通信号。（这是消除毛刺的方法）
2）在器件层面，加大负载（加大负载电容）可以起到滤波效果，或者就加滤波电路。
3）
4. 减少静态功耗的方法？
答：在mos管上，静态功耗的主要来源是漏电流。
1）在工艺层面，使用HVT/使用可变阈值电压物理设计。
2）降低模块的工作电压
3）多电压域技术（soc当中各个部分的性能要求不尽相同）。高电压推低电压一般没问题，但是反过来需要level shifter。
4）动态电压缩放，设置低功耗模式
5）power gating，细化颗粒度
5.减少动态功耗的方法？
1）门控时钟（与门或者或门），或者锁存门控，降低数据反转率。或者多时钟域，降低工作频率。
2）设计层面，使用低功耗编码，操作数隔离，利用使能片选，减少毛刺。
3）选择工艺（更小的晶体管），减少负载电容。良好布局布线（包括材料，使用寄生电容少的金属层），减少连线电容。
输入信号反转慢的时候，还要考虑短路功耗。
6. 手机关机为什么长按才有效
答：存在计数器，或者充电电容。
7. 在linux下，检索ABC开头的12345等后面若干的内容。正则表达式？
答：
8.同步复位和异步复位的优缺点？
答：
1）同步复位可以滤除毛刺
2）同步复位便于STA分析
3）但是要求复位周期大于时钟周期（最大的缺点），引入延时
1）异步复位可以立即复位，但是需要进行removal/recovery检查
2）使用简单（大部分器件都有异步复位端口，毕竟RS锁存器可以方便修改），节约资源，容易受到毛刺影响
所以引入异步复位同步释放电路弥补异步复位的缺点
9. 温度对芯片的影响？
答：温度对数字IC芯片阈值电压Vt是有影响的，温度升高引起Vt下降。阈值电压Vt下降使芯片速度加快，但通常温升导致迁移率下降更快（反应在电流上），总的影响是温度升高速度变慢